华为芯片突围：不靠EUV，靠通勤能量革命

何庭波抛出这篇有关芯片, 华为至今该怎么突破外界种种质疑的论文, 答案竟出人意料? 曾接连不断的外界对此的种种质疑, 才得到某种解答。

芯片热不热徐州市海潮青少年游泳俱乐部，关键看怎么算

外界始终存有的一个固有疑问: 3D堆叠芯片单位面积晶体管激增, 理该更热更费电, 华为凭啥能把这个难题解决? 何庭波给出的回答出人意料, 她把能耗焦点自“计算”转至了“移动”。

她拿通勤作为类比, 人的工作日消耗能量不但源自伏案工作, 路程同样耗损巨量能量。芯片也是这样, 晶体管开关实现计算诚然耗能, 可数据在模块之间长距离传送, 也耗费动态功耗。

典型智能机负载下, 动态功耗占总功耗约九成, 互连电容带来的传输能耗愈发沉重, 让制程微缩之下真正昂贵的, 未必然是晶体管的“思考”，而是数据在芯片内部的“通勤”。

τ定律与LogicFolding技术的破局点正在于此: 它并非只是简单地将芯片堆叠成多层, 而是要重构电路的空间关系, 把那原本横跨较长的关键连线转化为更短的、垂直连接的连线。

经论文披露, 于若干典型核心里, 连线长度能缩短大概20%，关键路径至多缩短70%, 某处理模块的时钟布线缩短28%, 缓冲器数从4.36万个降到1.9万个。

折叠的本质是让晶体管“住得更贴近些”, 让数据别跑过远来路去程, 这种独特设计思路完全彻底颠覆传统平面布局的原有逻辑, 其实是在依靠投入占用的可用空间来换取节省下来的宝贵时间, 依靠交换损耗掉的距离数值来换取降低下来的整体功耗。

何庭波给出麒麟2026的实测数据: 每平方毫米晶体管密度从1.55亿个提升至2.38亿个, 提升幅度达55%；相同性能下, NPU功耗降66%、GPU降58%、CPU性能核心降41%。

NPU表现格外突出, 29TOPS算力维持原数, 频率降少六成三, 电压从零点八五伏降至零点五五伏, 功耗密度下滑七成三。这些数位证实折迭未必直接导致发烧反常难控。

但何庭波并未强调"折叠即万能"。她明确标示τ属于时间缩放定律, 不属于能量缩放定律。假设设计者把节省的时间全部用来提升频率, 芯片反倒可能更耗电。

第一代DSP折叠便因面积缩小了40%致使功耗密度上升了24%, 直至麒麟2027方得改善。CPU因任务序列性强, 难能依靠并行阵列获利, 收益远逊于NPU以及GPU。

更大的挑战仍在眼前: 混合键合间距、晶圆翘曲、对准精度、EDA工具适配等工程难题, 需要未来三到五年持续攻坚求索。散热虽因设备总功耗下落而舒缓消解, 但晶圆下层热量传导问题并未实质消失。

华为此刻要证实的并非“芯片可以弯折”, 而是此一路径能否如摩尔定律那般代代复制演进, 何庭波援引西西弗斯神话譬喻, 每一代芯片都是一次推石登峰, 而此山具有明确方向, 每个循环留存下来的都是运算更多耗能更低的芯片。

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